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02
2024
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01
集成電(diàn)路設計概括
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集成電(diàn)路設計，一般英文(wén)稱為(wèi)IC，integrated circuit；集成電(diàn)路設計可(kě)以分(fēn)為(wèi)很(hěn)多(duō)方面，主要包括模拟電(diàn)路設計和數字集成電(diàn)路設計，模拟集成電(diàn)路設計可(kě)以分(fēn)為(wèi)射頻集成電(diàn)路設計和普通的模拟集成電(diàn)路設計，一般模拟電(diàn)路設計需要工(gōng)程師對工(gōng)藝的了解要很(hěn)深；數字集成電(diàn)路主要是針對崗位，有(yǒu)做系統的，有(yǒu)做具(jù)體(tǐ)的IP的，還有(yǒu)coder是RTL實現的，這是一種分(fēn)類方法，還有(yǒu)就是根據做的項目的種類是做ASIC或者是MCU等，當然這時候就不是單純的數字電(diàn)路設計了；除了這兩種還有(yǒu)一種是做電(diàn)源設計的，對工(gōng)藝了解的要求基本上是高的了。
集成電(diàn)路設計，一般英文(wén)稱為(wèi)IC，integrated circuit；集成電(diàn)路設計可(kě)以分(fēn)為(wèi)很(hěn)多(duō)方面，主要包括模拟電(diàn)路設計和數字集成電(diàn)路設計，模拟集成電(diàn)路設計可(kě)以分(fēn)為(wèi)射頻集成電(diàn)路設計和普通的模拟集成電(diàn)路設計，一般模拟電(diàn)路設計需要工(gōng)程師對工(gōng)藝的了解要很(hěn)深；數字集成電(diàn)路主要是針對崗位，有(yǒu)做系統的，有(yǒu)做具(jù)體(tǐ)的IP的，還有(yǒu)coder是RTL實現的，這是一種分(fēn)類方法，還有(yǒu)就是根據做的項目的種類是做ASIC或者是MCU等，當然這時候就不是單純的數字電(diàn)路設計了；除了這兩種還有(yǒu)一種是做電(diàn)源設計的，對工(gōng)藝了解的要求基本上是高的了。
集成電(diàn)路設計根據具(jù)體(tǐ)的項目會有(yǒu)不同的實現途徑。比如說單獨的模拟電(diàn)路芯片闆塊，這時候前期模拟電(diàn)路設計人員根據具(jù)體(tǐ)的要求指标設計電(diàn)路（選擇器件類型）；電(diàn)路功能(néng)實現後交于後端工(gōng)程師進行版圖設計，不過有(yǒu)時候是電(diàn)路設計人員自己設計版圖；版圖實現後選定封裝(zhuāng)策略，根據具(jù)體(tǐ)芯片運行環境選擇；然後進行測試，測試不成功則需要找出原因，返回之前的步驟反複進行。
一般現在常用(yòng)的集成電(diàn)路設計的流程先要進行軟硬件的劃分(fēn)，将設計基本分(fēn)為(wèi)兩部分(fēn)：芯片硬件設計和軟件協同設計。
芯片硬件設計包括：
1.功能(néng)設計階段。 設計人員産(chǎn)品的應用(yòng)場合，設定一些諸如功能(néng)、操作(zuò)速度、接口規格、環境溫度及消耗功率等規格，以做為(wèi)将來電(diàn)路設計時的依據。更可(kě)進一步規劃軟件模塊及硬件模塊該如何劃分(fēn)，哪些功能(néng)該整合于SOC 内，哪些功能(néng)可(kě)以設計在電(diàn)路闆上。
2.設計描述和行為(wèi)級驗證供能(néng)設計完成後，可(kě)以依據功能(néng)将SOC 劃分(fēn)為(wèi)若幹功能(néng)模塊，并決定實現這些功能(néng)将要使用(yòng)的IP 核。此階段将接影響了SOC 内部的架構及各模塊間互動的訊号，及未來産(chǎn)品的可(kě)靠性。決定模塊之後，可(kě)以用(yòng)VHDL 或Verilog 等硬件描述語言實現各模塊的設計。接着，利用(yòng)VHDL 或Verilog 的電(diàn)路仿真器，對設計進行功能(néng)驗證(functionsimulation，或行為(wèi)驗證 behavioral simulation)。注意，這種功能(néng)仿真沒有(yǒu)考慮電(diàn)路實際的延遲，但無法獲得精(jīng)确的結果。
3.邏輯綜合确定設計描述正确後，可(kě)以使用(yòng)邏輯綜合工(gōng)具(jù)(synthesizer)進行綜合。綜合過程中(zhōng)，需要選擇适當的邏輯器件庫(logic cell library)，作(zuò)為(wèi)合成邏輯電(diàn)路時的參考依據。硬件語言設計描述文(wén)件的編寫風格是決定綜合工(gōng)具(jù)執行效率的一個重要因素。事實上，綜合工(gōng)具(jù)支持的HDL 語法均是有(yǒu)限的，一些過于抽象的語法隻适于作(zuò)為(wèi)系統評估時的仿真模型，而不能(néng)被綜合工(gōng)具(jù)接受邏輯綜合得到門級網表。
4.門級驗證(Gate-Level Netlist Verification) 門級功能(néng)驗證是寄存器傳輸級驗證。主要的工(gōng)作(zuò)是要确認經綜合後的電(diàn)路是否符合功能(néng)需求，該工(gōng)作(zuò)一般利用(yòng)門電(diàn)路級驗證工(gōng)具(jù)完成。注意，此階段仿真需要考慮門電(diàn)路的延遲。
5.布局和布線(xiàn)布局指将設計好的功能(néng)模塊合理(lǐ)地安(ān)排在芯片上，規劃好它們的位置。布線(xiàn)則指完成各模塊之間互連的連線(xiàn)。注意，各模塊之間的連線(xiàn)通常比較長(cháng)，因此，産(chǎn)生的延遲會嚴重影響SOC的性能(néng)，尤其在0.25 微米制程以上，這種現象更為(wèi)顯著。
關鍵詞：
公(gōng)司主要經營項目:0.4KV~10KV高低壓成套開關設備（高壓/低壓預裝(zhuāng)式變電(diàn)站、中(zhōng)置櫃、環網櫃、動力櫃、配電(diàn)箱等）制造、母線(xiàn)槽制造、變壓器制造、電(diàn)力電(diàn)子元器件制造、發電(diàn)機及發電(diàn)機組制造、新(xīn)能(néng)源設備制造、集成電(diàn)路設計、技(jì )術服務(wù)、技(jì )術開發、技(jì )術咨詢、技(jì )術交流、技(jì )術轉讓、技(jì )術推廣;數據處理(lǐ)服務(wù);工(gōng)程管理(lǐ)服務(wù)。
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